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高速PCB設(shè)計(jì)中的時(shí)序分析

發(fā)布時(shí)間：2016-07-07 08:16:24 分類：行業(yè)新聞

對(duì)于數(shù)字系統(tǒng)設(shè)計(jì)工程師來說，時(shí)序分析是高速昆山PCB設(shè)計(jì)中的重要內(nèi)容。尤其是隨著百兆總線的出現(xiàn)，信號(hào)邊沿速率達(dá)到皮秒級(jí)后，系統(tǒng)性能更取決于前端設(shè)計(jì)，要求在設(shè)計(jì)之初必須進(jìn)行精確的時(shí)序分析和計(jì)算。時(shí)序分析和信號(hào)完整性密不可分，好的信號(hào)質(zhì)量是確保時(shí)序關(guān)系的關(guān)鍵。由于反射、串?dāng)_等現(xiàn)象造成的信號(hào)質(zhì)量問題都很可能帶來時(shí)序的偏移和紊亂，我們設(shè)計(jì)時(shí)必須把二者必須結(jié)合起來考慮。

　　時(shí)序分析的出發(fā)點(diǎn)是根據(jù)信號(hào)建立或保持時(shí)間關(guān)系來確定設(shè)計(jì)方案，這種方法貫穿于整個(gè)設(shè)計(jì)流程，包括IC設(shè)計(jì)、板級(jí)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)。

　　飛行時(shí)間是指從信號(hào)發(fā)出時(shí)刻到信號(hào)在接收端穩(wěn)定時(shí)刻的差值，用來表述布線和負(fù)載導(dǎo)致的延時(shí)。在低速情況下，可以采用近似方法確定，但在高速PCB設(shè)計(jì)時(shí)，由于受負(fù)載及傳輸線效應(yīng)等因素影響必須采用仿真的方法來確定。在確定飛行時(shí)間后，時(shí)序計(jì)算可以采用表格或者手工方法實(shí)現(xiàn)，以檢查信號(hào)是否滿足信號(hào)采樣保持要求。同理，逆向這一過程可以獲得布線長(zhǎng)度規(guī)則。

　　公共時(shí)鐘模式的特點(diǎn)是收發(fā)端時(shí)鐘均由公共時(shí)鐘源提供，它有兩個(gè)特點(diǎn)，一是要求數(shù)據(jù)在一個(gè)周期內(nèi)要到達(dá)接收端，其次是時(shí)鐘相差對(duì)時(shí)序影響較大。

　　通常當(dāng)時(shí)鐘和數(shù)據(jù)采用相同類型接口驅(qū)動(dòng)時(shí)，時(shí)序計(jì)算只需考慮它們之間的相差，如果不是這種情況，則需要根據(jù)飛行時(shí)間來調(diào)整相差（比如布線長(zhǎng)度），此時(shí)在PCB設(shè)計(jì)中通常意義上的數(shù)據(jù)時(shí)鐘布線等長(zhǎng)的方法變得無效。

　　在設(shè)計(jì)中其它因素如開關(guān)噪聲、碼間干擾、非理想回路等對(duì)信號(hào)相位均有影響。因此我們?cè)谠跁r(shí)序設(shè)計(jì)中一方面要合理地加入設(shè)計(jì)裕量，另一方面還需要采用其它設(shè)計(jì)方法來減少干擾的影響。

來源：高速PCB設(shè)計(jì)中的時(shí)序分析